FPGA TASARIM EĞİTİMLERİ

Temel sayısal tasarım kavramlarıyla entegre edilerek, FPGA tasarım sürecinin laboratuvar uygulamaları eşliğinde anlatıldığı standart yada ihtiyaçlara göre özelleştirilmiş eğitimler sunulmaktadır. Mevcut standart eğitim konularımızı aşağıdaki katalogdan inceleyebilirsiniz. Bu konuda daha fazla bilgi için lütfen bizimle temasa geçiniz.

DONANIM TANIMLAMA DİLLERİ / FPGA TASARIM EĞİTİMLERİ

TASARIM

1. Sayısal Devre Tasarımı ve Verilog HDL – Giriş Seviyesi (3 Gün)

Ön Koşul: Yok

Lojik kapılardan gelişmiş durum makinalarının tasarımına kadar olan süreci kapsayan teori ve pratiğin birleştirildiği temel bir eğitimdir. Teorik anlatımı pekiştirmesi için eğitime 6 deney ile pratik destek verilmektedir.

Bu eğitim güncel sayısal tasarım kavramı konusunda neredeyse hiçbir bilgi sahibi olmayan mühendislerin konuya adapte olabilmesi için hedeflenmiş bir eğitimdir. Eğitim kapsamında katılımcılar aşağıdaki başlıklarda eğitim alacaklardır.

· Temel lojik tasarım terminolojisi

· İki değerli fonksiyonlar

· Birleşimsel mantık

· Doğruluk tablosu

· Karnaugh haritası

· Sıralı mantık

· Sonlu durum makinası

· Veriyolu

· Veriyolu içeren sonlu durum makinası

· RTL tasarım

· VerilogHDL’e giriş

 Tasarım

 Test

 Birleşimsel mantık tasarımı

 Sıralı mantık tasarımı

 RTL tasarım

 

TASARIM

2. FPGA Temelli Tasarım Akışı – Giriş Seviyesi (2 Gün)

Ön Koşul: Temel VerilogHDL bilgisi, Temel Sayısal Tasarım Bilgisi

Lab ağırlıklı uygulamaya yönelik bir eğitimdir. Xilinx'in Zybo, Zedboard veya Nexsys4 kartları ile bütünleşik tasarlanmış deneyler üzerine inşa eidlmiştir. Bu eğitimi alan bir mühendis temel bir problemi çözebilecek tasarımı kavram geliştirme aşamasından FPGA'nın programlanması aşamasına kadar götürecek aşamaları gerçekleştirebilecek seviyeye gelir.

1. Gün

· Xilinx 7-Serisi FPGA Mimarisi

 Lab 1: Vivado Tasarım Akışı

 Vivado IDE’nin basit HDL tasarım için kullanılması. XSIM HDL Simülatörünün kullanılması.

Donanım gerçeklemesi için gerekli bit dosyasının üretilmesi.

· Sentez Tekniği

 Lab 2: RTL Tasarımın Sentezlenmesi

 Tasarımın ilk ayarlarla sentezlenmesi ve daha sonra bu ayarlar üzerinde yapılacak değişikliklerin sentez sonuçlarına etkilerinin irdelenmesi.

· Gerçekleme ve Durağan Zamanlama Analizi(Static Timing Analysis)

 Lab 3: Tasarımın Gerçeklenmesi (Implementation) Fazı

 Önceki labda yapılan tasarımın gerçeklenmesi, zamanlama analizinin yapılması ve tasarımın bit dosyasına dönüştürülerek doğruluğunun irdelenmesi.

2. Gün

· IP Tümleştirici(Integrator)

 Lab 4: IP Kataloğunun kullanılması ve IP Tümleştirici

 IP kataloğunun kullanılarak bir saat kaynağı tasarımının yapılması. IP tümleştirici kullanılarak yapılan tasarımın örneklenmesi.

· Xilinx Tasarım Kısıtları( Xilinx Design Constraints-XDC)

 Lab 5: Xilinx Tasarım Kısıtları

 Giriş çıkış planlaması bulunan bir projenin yaratılması, pin lokasyonlarının girilmesi, bunların RTL şemaya aktarılması. Daha sonra zamanlama kısıtlarının yaratılması ve zamanlama analizinin yapılması.

· Donanım Hatalarının Ayıklanması

 Lab 6: Donanım Hatalarının Ayıklanması

 “Mark Debug” özelliğinin kullanımı ve mevcut ILA (Integrated Logic Analyzer) çekirdeğinin donanımın hatalarını ayıklamak için kullanılması.

 

TASARIM

3. VerilogHDL ile Sayısal Devre Tasarımı – Orta Seviye (3 Gün)

Ön Koşul: Temel VerilogHDL bilgisi, Temel Sayısal Tasarım Bilgisi

Bu eğitim VerilogHDL dilinin özelliklerinin uygulamalarla anlatıldığı bir eğitimdir. Her bir dersi takip eden laboratuvar uygulamaları ile eğitim yapılmaktadır. VerilogHDL dil özelliklerinin FPGA hedefli tasarımlar odağa alınarak bütün yönleri ile irdelenmesi hedeflenmektedir. Bu kurs kapsamında 12 adet laboratuvar çalışması bulunmaktadır ve basit MUX yapılarından giriş seviyesi işaret işleme uygulamalarına kadar olan bir yelpazede organize edilmiştir. Eğitim akışına ve süreye bağlı olarak bu deneylerden bazıları FPGA geliştirme kartları üzerinde katılımcılar ile etkileşimli olarak gerçekleştirilecektir. Temel deneyler teorik dersi takip edecek şekilde ve bir izlence doğrultusunda yapılması gerekenler adım adım izah edilerek yapılacaktır. İleri seviye deneyler ise eğitim sonunda katılımcıların tasarım kabiliyetlerini zorlamak amacıyla yönlendirme miktarı azaltılarak yapılacaktır.

 

TASARIM

4. Sistem Tasarımı (2 Gün)

Ön Koşul: Temel Sayısal Tasarım ve FPGA Bilgisi, Temel Xilinx Vivado Bilgisi, Temel C Bilgisi

7 Serisi FPGA mimarisi, RTL tasarımların sentezlenmesi, Xilinx tasarım kısıtları, işlemcili sistem tasarımı, özel çevresel donanım tasarımı, system hata ayıklama yöntemleri, Vivado lojik analizör, yüksek seviyeli sentez konularında uygulamalı eğitimlerin bulunduğu bir eğitim olacaktır.

1. Gün

· Xilinx 7-Serisi FPGA Mimarisi

· Vivado Tasarım Akışı

 Lab 1: HDL Tasarımın Oluşturulması

 Vivado IDE’nin basit HDL tasarım için kullanılması. XSIM HDL Simülatörünün kullanılması.

Donanım gerçeklemesi için gerekli bit dosyasının üretilmesi.

· Xilinx Tasarım Kısıtları( Xilinx Design Constraints-XDC)

 Lab 2: Xilinx Tasarım Kısıtları

 Giriş çıkış planlaması bulunan bir projenin yaratılması, pin lokasyonlarının girilmesi, bunların RTL şemaya aktarılması. Daha sonra zamanlama kısıtlarının yaratılması ve zamanlama analizinin yapılması.

· IP Tümleştirici(Integrator) ve Gömülü Sistem Tasarım Akışı

 Lab 3: IP Tümleştirici ile Zedboard/Zybo kartlarını hedefleyen temel ARM Cortex-A9 işlemci tasarımının yapılması.

2. Gün

· Özelleştirilmiş Bir IP Çekirdeği ile Gömülü Sistem Tasarımı

 Lab 4: Özgün bir IP’nin Yaratılması ve Tasarıma Eklenmesi

 Vivado Manage IP özelliğinin kullanılması ile özel bir IP çekirdeğinin yaratılması ve bu özel IP ile gömülü sistemin genişletilmesi. Özelleştirilmiş IP’ye erişmek için basit bir C uygulamasının yazılması.

· SDK ve Vivado Logic Analizör ile Sistem Hata Ayıklama Süreci

 Lab 5: Vivado Lojik Analizör ile Hata Ayıklama

 Çeşitli Vivado lojik analizörlerinin eklenmesi ile analiz ve hata ayıklama teknikleri.

· Profiling ve Performans Arttırma

· Vivado HLS’e giriş

· Performans ve kaynak kullanımının arttırılması

· Bir donanımsal hızlandırıcının yaratılması

 Lab 6: Donanımsal Hızlandırıcı içeren bir İşlemci Biriminin Yaratılması

 Bir uygulamanın hem yazılım hem de donanımsal hızlandırıcı üzerinde koşturulması suretiyle profiling yapılması. Vivado HLS ile bir donanımsal hızlandırıcı yapılması. Sistemin tamamlanması için bu hızlandırıcının kullanılması.

İLETİŞİM
CDT Bilgi Teknolojileri
San. Tic. A.Ş.


Kavacık Mah. Özgür Cad.
Pan Plaza No:23/5
34810 Kavacık - Beykoz / İSTANBUL
Telefon :  + 90 (216) 322 66 22
Faks :  + 90 (216) 322 66 88
E-Posta :  info@cdtas.com.tr
HARİTA
© Copyright 2016 CDT Bilgi Teknolojileri San. Tic. A.Ş.
Developed by Fikir Kahvesi